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• 后量子加密（PQC）：為量子時(shí)代的未來(lái)保駕護(hù)航

  作者： 萊迪思半導(dǎo)體公司安全、電信和數(shù)據(jù)中心戰(zhàn)略業(yè)務(wù)開(kāi)發(fā)部高級(jí)總監(jiān)Mamta Gupta 萊迪思半導(dǎo)體安全解決方案總監(jiān)Jordan Anderson 萊迪思半導(dǎo)體產(chǎn)品安全架構(gòu)師Temoc Chavez Corona 萊迪思半導(dǎo)體產(chǎn)品安全架構(gòu)師Mehryar Rahmatian 免責(zé)聲明 萊迪思不對(duì)本文檔所含信息的準(zhǔn)確性或其產(chǎn)品用于任何特定用途的適用性作出任何擔(dān)保或保證。本文件中的所有信息均按原樣提

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  05/28 17:17

  FPGA 量子計(jì)算機(jī)

  
• 晶振在PCB板上如何布局

  在很多電路中，系統(tǒng)晶振時(shí)鐘頻率很高，干擾諧波出來(lái)的能量也強(qiáng)，諧波除了會(huì)從輸入與輸出兩條線導(dǎo)出來(lái)外，也會(huì)從空間輻射出來(lái)，這也導(dǎo)致若PCB中對(duì)晶振的布局不夠合理，會(huì)很容易造成很強(qiáng)的雜散輻射問(wèn)題，并且一旦產(chǎn)生，很難再通過(guò)其他方法來(lái)解決，所以在PCB板布局時(shí)對(duì)晶振和CLK信號(hào)線布局非常重要。

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  05/27 14:33

  pcb 晶振
• 基于FPGA的手勢(shì)識(shí)別的多功能機(jī)械臂

  本作品基于機(jī)器視覺(jué)，聚焦手勢(shì)識(shí)別，利用攝像頭獲取單目圖像信息，基于 PYNQ 實(shí)現(xiàn)手勢(shì)分割、手勢(shì)建模、手勢(shì)形狀特征提取，對(duì)八種不同手勢(shì)圖像進(jìn)行識(shí)別，以舵機(jī)控制的機(jī)械臂模塊作為響應(yīng)終端，借助手勢(shì)變化來(lái)控制機(jī)械臂執(zhí)行兩種功能：一是按指令分揀物體，二是“井字游戲”人機(jī)大戰(zhàn)。

  FPGA技術(shù)江湖

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  05/26 14:47

  FPGA 機(jī)械臂

  
• 開(kāi)啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

  隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。 然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。 了解EtherCAT EtherCAT（以太網(wǎng)控制自動(dòng)化技術(shù)）是一種基于以

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  05/23 09:55

  FPGA 集成電路

  
• CMOS有源晶振電壓詳解

  方波的平均電壓為高電平與低電平的中間值，但此方法無(wú)法反映真實(shí)峰峰值

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  05/23 08:05

  晶振 CMOS

  
• 未來(lái)值得關(guān)注的網(wǎng)絡(luò)安全趨勢(shì)和技術(shù)

  網(wǎng)絡(luò)安全最佳實(shí)踐可能隨時(shí)發(fā)生變化。為了幫助我們的客戶(hù)跟上這一瞬息萬(wàn)變的領(lǐng)域，萊迪思定期舉辦安全研討會(huì)，組織安全和FPGA專(zhuān)家深入探討通信、計(jì)算、工業(yè)、汽車(chē)和消費(fèi)市場(chǎng)的最新安全趨勢(shì)、法規(guī)和實(shí)施。我們的目標(biāo)是提供安全領(lǐng)域相關(guān)的見(jiàn)解、真實(shí)的市場(chǎng)信號(hào)以及對(duì)今后發(fā)展的認(rèn)識(shí)，這對(duì)于正在構(gòu)建、部署或管理可信系統(tǒng)的開(kāi)發(fā)者尤其重要。 在最新的安全研討會(huì)上，萊迪思安全專(zhuān)家全面概述了CES、MWC、Embedded W

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  05/22 08:25

  人工智能 FPGA

  
• 助力 FPGA 國(guó)產(chǎn)化，ALINX 攜多款方案亮相深圳、廣州“紫光同創(chuàng) FPGA 技術(shù)研討會(huì)”

  圖像處理/車(chē)載驗(yàn)證/射頻系統(tǒng)設(shè)計(jì)

  ALINX 官方

  420

  05/21 13:40

  FPGA 可編程邏輯
• 2025年嵌入式世界大會(huì)：萊迪思尖端FPGA解決方案

  嵌入式世界大會(huì)（Embedded World）是世界上最大的展會(huì)之一，萊迪思和我們的生態(tài)系統(tǒng)合作伙伴在此次展會(huì)上展示了基于萊迪思FPGA的最新重大創(chuàng)新成果，廣泛應(yīng)用于汽車(chē)、工業(yè)和安全網(wǎng)絡(luò)邊緣應(yīng)用。如果您錯(cuò)過(guò)了這次展會(huì)，可以在本文中查看我們?cè)?025年嵌入式世界大會(huì)上的精彩瞬間。 萊迪思榮獲嵌入式計(jì)算設(shè)計(jì)（ECD）“最佳產(chǎn)品”獎(jiǎng) 在今年的嵌入式世界大會(huì)上，萊迪思的Nexus? 2小型FPGA平臺(tái)贏得

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  05/21 10:53

  FPGA 萊迪思

  
• Microchip推出成本優(yōu)化的高性能PolarFire Core FPGA 和 SoC產(chǎn)品

  PolarFire Core 器件價(jià)格降低30%，同時(shí)保留了經(jīng)典 PolarFire系列市場(chǎng)領(lǐng)先的能效、安全性和可靠性 當(dāng)前市場(chǎng)中，物料清單（BOM）成本持續(xù)攀升，開(kāi)發(fā)者需在性能和預(yù)算間實(shí)現(xiàn)優(yōu)化。鑒于中端FPGA市場(chǎng)很大一部分無(wú)需集成串行收發(fā)器，Microchip Technology Inc.（微芯科技公司）正式發(fā)布PolarFire? Core現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）和片上系統(tǒng)（SoC）。

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  489

  05/21 10:52

  FPGA Microchip

  
• 在這個(gè)領(lǐng)域，GPU就是FPGA的弟弟

  今天這篇文章，就和你分享一下這次在infocomm展會(huì)上看到的一些典型的FPGA應(yīng)用，以及背后體現(xiàn)的FPGA的三個(gè)獨(dú)特優(yōu)勢(shì)。

  老石

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  05/21 09:36

  FPGA

  
• 什么是晶振

  晶振一般是指石英晶體振蕩器和石英晶體諧振器兩種，也可以直接叫晶體振蕩器。都是利用石英晶體的壓電效應(yīng)制作而成。

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  05/20 16:26

  晶振 數(shù)字電路
• 中微公司在TechInsights 2025半導(dǎo)體供應(yīng)商獎(jiǎng)項(xiàng)調(diào)查中榮獲兩項(xiàng)第一

  中國(guó)上海，2025年5月16日——中微半導(dǎo)體設(shè)備（上海）股份有限公司（以下簡(jiǎn)稱(chēng)“中微公司”，股票代碼：688012）宣布在全球技術(shù)分析和知識(shí)產(chǎn)權(quán)服務(wù)提供商TechInsights舉辦的2025年半導(dǎo)體供應(yīng)商獎(jiǎng)項(xiàng)調(diào)查(Semiconductor Supplier Awards Survey)中榮獲六大獎(jiǎng)項(xiàng)，其中在WFE基礎(chǔ)芯片制造商（WFE to Foundation Chip Makers）、薄膜

  江湖老鐵

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  05/20 10:30
• 振蕩電路不起振原因分析

  晶振電路本質(zhì)上是一個(gè)交流振蕩電路。當(dāng)晶振未起振時(shí)，兩端會(huì)靜止在一個(gè)中間電位，通常接近電源電壓的一半。萬(wàn)用表測(cè)得的是穩(wěn)定的直流電壓，因此沒(méi)有壓差。這種情況一般是：晶振沒(méi)起振，并不是短路。

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  05/20 09:38

  晶振 振蕩電路
• 什么是FPGA？為什么FPGA會(huì)如此重要？

  要知道CPU、GPU、FPGA三者能力相加就是芯片的未來(lái)！FPGA門(mén)檻之高在芯片行業(yè)里無(wú)出其右。FPGA是一個(gè)本領(lǐng)群集型的行業(yè)，沒(méi)有堅(jiān)實(shí)的本領(lǐng)功底，很難造成有角逐力的產(chǎn)物。好了，我們來(lái)介紹下到底什么是FPGA吧！

  一口Linux

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  05/19 09:50

  FPGA

  
• ET2120LoRa數(shù)傳終端4AIAO485接口 技術(shù)特性與行業(yè)適配解析-縱橫智控

  ET2120LoRa數(shù)傳終端并非單一通信模塊，而是以場(chǎng)景需求為導(dǎo)向的“連接樞紐”。其技術(shù)特性與行業(yè)痛點(diǎn)的精準(zhǔn)匹配，使其在工業(yè)、農(nóng)業(yè)、城市治理及環(huán)境保護(hù)等領(lǐng)域展現(xiàn)出不可替代性。通過(guò)簡(jiǎn)化部署流程、強(qiáng)化抗干擾能力與延長(zhǎng)設(shè)備壽命，為物聯(lián)網(wǎng)應(yīng)用的規(guī)模化落地提供了兼具經(jīng)濟(jì)性與可靠性的底層支持。

  成都縱橫智控科技有限公司

  918

  05/16 16:54

  lora IO
• 舊貌換新顏 閃迪創(chuàng)作者系列助力修復(fù)師用視頻為古書(shū)畫(huà)按下‘重啟鍵’

  “Hello 各位，這里是亞洲頂級(jí)修復(fù)師阿思”。隨著這句標(biāo)志性的問(wèn)候語(yǔ)在屏幕上響起，文物修復(fù)紀(jì)實(shí)視頻便徐徐展開(kāi)。在千萬(wàn)觀眾見(jiàn)證下，那些布滿(mǎn)霉斑的書(shū)畫(huà)、嚙痕累累的古籍、三米有余的碑帖，經(jīng)他雙手重現(xiàn)流光溢彩。這位90后修復(fù)師不僅執(zhí)著于延續(xù)千年古藝的命脈，更以視頻創(chuàng)作者"@在下曼妥思"的新身份搭建古今對(duì)話——鏡頭下精準(zhǔn)的揭裱動(dòng)作、繁復(fù)的補(bǔ)色工序，正是他讓古書(shū)畫(huà)重述歷史的方式。 古書(shū)畫(huà)修復(fù)工作遵循"洗-揭

  xiaodianzii

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  05/16 13:07

  固態(tài)硬盤(pán) SD存儲(chǔ)卡
• FPGA 大神 Adam Taylor 使用 ChipScope 調(diào)試 AMD Versal 設(shè)計(jì)

  本篇文章來(lái)自 FPGA 大神、Ardiuvo &?Hackster.IO?知名博主 Adam Taylor。在這里感謝 Adam Taylor 對(duì) ALINX 產(chǎn)品的關(guān)注與使用。為了讓文章更易閱讀，我們?cè)谠牡幕A(chǔ)上作了一些靈活的調(diào)整。原文鏈接已貼在文章底部。歡迎大家在評(píng)論區(qū)友好互動(dòng)。 在上篇文章中，我們已經(jīng)通過(guò)測(cè)試圖案生成器，成功驗(yàn)證了 ALINX VD100 的圖像顯示鏈路。 → 傳送

  ALINX 官方

  648

  05/16 11:34

  FPGA 器件
• ISE 14.7 安裝教程及詳細(xì)說(shuō)明（更新下載鏈接）

  大俠好，歡迎來(lái)到FPGA技術(shù)江湖，江湖偌大，相見(jiàn)即是緣分。大俠可以關(guān)注FPGA技術(shù)江湖，在“闖蕩江湖”、"行俠仗義"欄里獲取其他感興趣的資源，或者一起煮酒言歡。

  FPGA技術(shù)江湖

  1075

  05/15 12:25

  ise軟件

  
• Xilinx的A7 FPGA板卡上電啟動(dòng)后，從flash讀取配置信息的時(shí)間太長(zhǎng)····（一）

  本篇簡(jiǎn)單介紹Xilinx的A7 FPGA板卡上電啟動(dòng)后，從flash讀取配置信息的時(shí)間太長(zhǎng)····（一）在測(cè)試新的FPGA板卡時(shí)，固化了設(shè)計(jì)，重新上電啟動(dòng)后，F(xiàn)PGA大概經(jīng)過(guò)五秒的時(shí)間才正常運(yùn)行。

  郝旭帥電子設(shè)計(jì)團(tuán)隊(duì)

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  05/15 11:00

  flash Xilinx FPGA

  
• mealy型狀態(tài)機(jī)設(shè)計(jì)Verilog代碼Quartus仿真

  名稱(chēng)：mealy型狀態(tài)機(jī)設(shè)計(jì)Verilog代碼Quartus仿真。對(duì)于圖7-1所示的狀態(tài)圖和狀態(tài)機(jī)框圖，將其實(shí)現(xiàn)為Mealy型狀態(tài)機(jī)(Mealy type state machine)，輸出信號(hào)是否存在“毛刺(burr)”沒(méi)有要求，寫(xiě)出其VERILOG HDL源代碼(包括entity和architecture)并畫(huà)出結(jié)果電路圖，要求調(diào)試通過(guò)。

  FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

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  05/15 08:50

  verilog Quartus

  

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