信號(hào)發(fā)生器設(shè)計(jì)含matlab程序Verilog代碼Quartus仿真

名稱(chēng)：信號(hào)發(fā)生器設(shè)計(jì)含matlab程序Verilog代碼Quartus仿真

軟件：Quartus

語(yǔ)言：Verilog

代碼功能：

信號(hào)發(fā)生器設(shè)計(jì)

設(shè)計(jì)任務(wù):采用全軟件仿真方法,設(shè)計(jì)一個(gè)周期可變、信號(hào)類(lèi)型可選的信號(hào)發(fā)生器

具體要求:

(1)初始狀態(tài)為正弦波,周期64個(gè)時(shí)鐘周期。

(2)正弦波(0)、方波(1)可選:周期64(00)、96(01)、128(10)、160(11)個(gè)時(shí)鐘周期可選。

(3)信號(hào)持續(xù)。

(4)時(shí)鐘周期自定,要求便于仿真。

(5)使用 Matalab生成波形數(shù)據(jù)(mif格式),并保存在ROM中。

(6)采用波形仿真、 Testbench兩種方式進(jìn)行功能仿真、時(shí)序仿真。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. 原理圖文件

5. Matlab程序

6. 波形仿真（vwf）

功能仿真

時(shí)序仿真

7. Testbench仿真

Testbench程序

仿真圖

功能仿真

時(shí)序仿真

Testbench仿真設(shè)置

部分代碼展示:

//信號(hào)發(fā)生器
module?wave_generate(
input?clk,//時(shí)鐘
input?mode,//0表示正弦波，1表示方波
input?[1:0]?cycle,//周期控制，64--00；96--01；128--10；160--11
output?[7:0]?q//輸出信號(hào)
);
wire?[7:0]?q1;//正弦64
wire?[7:0]?q2;//正弦96
wire?[7:0]?q3;//正弦128
wire?[7:0]?q4;//正弦160
wire?[7:0]?q5;//方波64
wire?[7:0]?q6;//方波96
wire?[7:0]?q7;//方波128
wire?[7:0]?q8;//方波160
//wave?1
wave_1?i_wave_1(
.?clk(clk),
.?q(q1)//輸出信號(hào)
);

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