芯耀
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名稱：Quartus信號發(fā)生器Verilog代碼遠程云端平臺
軟件：Quartus
語言：Verilog
代碼功能：
1.設計內容和要求(包括設計內容、主要目標與技術參數）
設計要求:
(1)設計語言為Verilog；
(2)設計基于FPGA的PWM信號發(fā)生器，產生PWM波并可以調占空比、頻率；
(3)采用層次化的設計。
FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com
本代碼已在遠程云端平臺驗證，遠程云端平臺如下，其他遠程云端平臺可以修改管腳適配：
演示視頻：
設計文檔：
1. 工程文件
2. 程序文件
3. 程序編譯
4. RTL圖
5. 管腳分配
6. 仿真文件（VWF）
7. 仿真圖
8. 遠程平臺
由于平臺登錄不了
手繪原理圖如下：
部分代碼展示:
module?pwm(clk,?RST,?period_add,?period_sub,duty_add,duty_sub,pulse); ???input????????clk;//1KHz時鐘 ???input????????RST;//復位 ???input??period_add;//周期增加按鍵 ???input??period_sub;//周期減小按鍵 ???input??duty_add;//占空比增加按鍵 ???input??duty_sub;//占空比減小按鍵 ???output???????pulse;//輸出PWM波 ??? ??? ???reg?????????pulse=0; ???reg?[15:0]??period_cnt=16'd1000;//周期計數器,默認周期1s ???reg?[7:0]???duty_cnt=8'd50;//占空比信號1%~99%，默認50% ??? ??? ???reg?[15:0]??count; //調整周期 always@(posedge?clk?or?posedge?RST) if(RST) period_cnt<=16'd1000;//周期計數器,默認周期1s else if(period_cnt<=16'd100) period_cnt<=16'd100;//周期計數器,最低周期100ms else if(period_add)//周期增加按鍵 period_cnt<=period_cnt+16'd100;//周期計數器，步進100ms else?if(period_sub)//周期減小按鍵 period_cnt<=period_cnt-16'd100;//周期計數器，步進100ms else period_cnt<=period_cnt; //調整占空比 always@(posedge?clk?or?posedge?RST) if(RST) duty_cnt<=8'd50;//占空比信號1%~99%，默認50% else if(duty_add)//占空比增加按鍵 if(duty_cnt>=8'd99) duty_cnt<=8'd99;//最大99% else duty_cnt<=duty_cnt+8'd2;//占空比計數器,步進2 else?if(duty_sub)//占空比減小按鍵 if(duty_cnt<=8'd1) duty_cnt<=8'd1;//最小1% else duty_cnt<=duty_cnt-8'd2;//占空比計數器,步進2 else duty_cnt<=duty_cnt;??? ??? //計數到period_cnt always?@(posedge?clk)?????? ????begin ????????if?(count?>=?period_cnt-16'd1) ????????????count?<=?16'd0; ????????else ????????????count?<=?count?+?16'd1; ????end ??? ???always?@(posedge?clk)????? ??????begin ?????????if?(count*100?<?period_cnt?*?duty_cnt) ????????????pulse?<=?1'b1;//根據計數器判斷輸出PWM波 ?????????else ????????????pulse?<=?1'b0; ??????end ??? endmodule
點擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=358
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