芯耀
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芯片開發(fā)者常面臨極高設計復雜度與縮短產(chǎn)品上市時間的雙重壓力。任何有助于提升設計開發(fā)效率、加速決策制定速度以及推進其他進度的舉措，都能為開發(fā)者解燃眉之急。
新思科技作為人工智能驅動的電子設計自動化（EDA）領域先驅，近期通過原生集成DSO.ai，進一步增強了Fusion Compiler的人工智能能力。憑借人工智能驅動的動態(tài)自適應流程，該解決方案能夠自動決策，優(yōu)化功耗、性能和面積（PPA），并更快地提供更優(yōu)結果。
01、實現(xiàn)RTL-GDSII流程自動化
以往，大公司與設計公司會組建集中團隊，為所有設計打造統(tǒng)一流程。但這種流程要兼顧各類設計，對簡單設計分區(qū)來說往往過于復雜，而對于要求嚴格的設計分區(qū)又調(diào)優(yōu)不足。此外，設計團隊必須遵循特定的應用設置，在設計實施中調(diào)整設置的空間有限。
Fusion Compiler全新人工智能驅動的自適應流程功能解決了這些難題。它依據(jù)實時監(jiān)測動態(tài)調(diào)整設計流程與引擎啟發(fā)式算法，從而強化了從寄存器傳輸級（RTL）到圖形數(shù)據(jù)系統(tǒng)II（GDSII）的流程。人工智能可持續(xù)監(jiān)控和調(diào)整流程，確保設計收斂，即使初始配置效果不佳也能達成目標。
人工智能并非預先固定流程順序，而是根據(jù)當前設計的獨特特征與挑戰(zhàn)，智能動態(tài)地調(diào)整引擎和流程。無論是在主要流程步驟間，還是外部代理無法觸及的子流程步驟內(nèi)，皆可靈活調(diào)整。
通過持續(xù)監(jiān)測設計指標和趨勢，人工智能可自主執(zhí)行以下操作：
選用其他優(yōu)化啟發(fā)式算法或方法。
執(zhí)行選擇性優(yōu)化步驟，縮短周轉時間。
重排子流程步驟，提升收斂性。
強化子流程步驟，增強應對特定設計挑戰(zhàn)的強度。
換方法重新執(zhí)行前序步驟，擺脫次優(yōu)結果。
02、不斷學習和優(yōu)化
驅動自適應流程的人工智能在工廠進行了預訓練，能快速得出結果，相比通用人工智能優(yōu)化應用，計算需求降低了5-10倍。而且，實施后人工智能仍會持續(xù)學習。
人工智能在監(jiān)控設計流程并實時調(diào)整時，會從每次行動結果中汲取經(jīng)驗。隨著時間推移，這能提升其驅動決策與優(yōu)化的準確性。
另外，若有額外計算資源，人工智能效率會更高。它能并行探索多種自適應策略，在所有運行中橫向拓展其學習空間，獲取更廣泛的信息與洞察，助力其在每個設計實施流程的每個細微步驟中掌握最佳優(yōu)化策略。
人工智能的微調(diào)能力遠超人類，對專家和普通用戶都十分關鍵。
03、評估性能改進
盡管對比人工智能驅動的流程與專家工程師規(guī)劃的流程頗有難度，但新思科技新推出的自適應流程已成效初顯。最新版Fusion Compiler僅用5個計算資源，就實現(xiàn)了功耗降低達7%、面積縮減達2%的改進。
對于針對高性能計算（HPC）或移動設計分區(qū)構建了高度優(yōu)化流程的半導體公司，這些改進可能會大幅提升產(chǎn)品質(zhì)量和縮短產(chǎn)品上市時間。在所有用戶和應用場景中，新自適應流程達成PPA目標的時間比現(xiàn)有流程快2-3倍?？蛻粼谠囉眯铝鞒毯?，不僅PPA顯著改善，部署更簡便，計算量減少，流程也得到優(yōu)化。
04、利用人工智能加速芯片設計流程
在人工智能助力下，F(xiàn)usion Compiler的全新自適應流程功能標志著芯片設計與開發(fā)領域的一次重大飛躍。它通過實時監(jiān)測動態(tài)調(diào)整和優(yōu)化設計流程及引擎啟發(fā)式算法，有望實現(xiàn)性能、設計效率與上市時間方面的全面提升。隨著時間的推移，它將不斷學習進化，帶來更多效益，繼續(xù)重塑芯片設計的未來。
