芯耀
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引言：本文我們介紹下Intel FPGA板級設(shè)計相關(guān)的內(nèi)容，主要對板級設(shè)計一些需要考慮的關(guān)鍵內(nèi)容進行描述。
1.概述
許多系統(tǒng)設(shè)計中，一個典型的設(shè)計流程開始于市場需求文檔(MRD)，該文檔說明了高水平的可行性報告和將要開發(fā)產(chǎn)品的技術(shù)要求。在該文檔批準后，項目負責團隊會利用它產(chǎn)生一個更加詳細的產(chǎn)品需求文檔（PRD）。產(chǎn)品需求文檔典型的說明產(chǎn)品架構(gòu)的實現(xiàn)，甚至明確某些產(chǎn)品中要求的關(guān)鍵器件。設(shè)計者會根據(jù)產(chǎn)品需求文檔產(chǎn)生詳細的設(shè)計說明書。
在復(fù)雜的系統(tǒng)設(shè)計中，由于FPGA可編程的特性和集成了高速收發(fā)器，使得它是一個頻繁使用的關(guān)鍵器件。由于它的靈活性，F(xiàn)PGA已經(jīng)成為系統(tǒng)設(shè)計的核心器件，允許設(shè)計者容易的橋接不同的技術(shù)和驅(qū)動高速背板。然而，正是因為它的靈活性，如果FPGA設(shè)計者不熟悉FPGA設(shè)計過程，使得FPGA設(shè)計可能成為一種挑戰(zhàn)。
2.FPGA設(shè)計流程
圖1顯示了典型的Intel FPGA設(shè)計流程。
圖1、典型的Intel FPGA設(shè)計流程
2.1 器件選擇
典型的FPGA設(shè)計開始于選擇最能滿足系統(tǒng)需求的Altera器件開始，如I/O管腳數(shù)量、LVDS通道數(shù)、時鐘和PLL資源、嵌入式RAM數(shù)量、DSP模塊以及收發(fā)器個數(shù)等等。當一個選擇的器件的資源和性能能夠滿足需求，原理圖和FPGA HDL設(shè)計可以進行了。
2.2 原理圖符號產(chǎn)生
原理圖開始設(shè)計首先要設(shè)計FPGA符號。由于FPGA 大部分I/O管腳的可編程性，在此階段小心的管腳規(guī)劃可以幫助減少布線的復(fù)雜度和減少PCB層數(shù)。利用一下慣例產(chǎn)生原理圖符號。
考慮電路板上系統(tǒng)級的器件互聯(lián)布局規(guī)劃，盡可能減少布線階段的信號交叉?？删幊蘄/O命名時最好可以指示它們暗含的功能，以使原理圖具有可讀性。
命名專用管腳，如配置管腳和電源管腳，可以使用它們的專用功能命名。
2.3 原理圖設(shè)計
當一個已驗證的符號完成后，根據(jù)它們的使用要求，原理圖輸入連接所有的FPGA管腳到它們各自的接口。Intel FPGA管腳可以分成以下幾種類型：
- 配置和JTAG管腳。由于FPGA是基于SRAM工藝的器件，因此每次器件上電時，它們都要求配置數(shù)據(jù)重新加載。這些管腳利用QuartusII軟件產(chǎn)生的配置數(shù)據(jù)編程FPGA。有些管腳是專用的配置管腳，而其他管腳也可以在器件配置完成后用作用戶I/O來使用。Altera器件支持多種配置方案，具體選擇根據(jù)設(shè)計需求。時鐘和PLL輸入。FPGA內(nèi)部的時鐘將其分為幾個區(qū)域。例如，Stratix IV器件，時鐘區(qū)域被分為全局時鐘網(wǎng)絡(luò)、局部時鐘網(wǎng)絡(luò)和PLL輸出。專用的時鐘輸入管腳提供外部時鐘源輸入到這些全局時鐘網(wǎng)絡(luò)和局部時鐘網(wǎng)絡(luò)，以及器件內(nèi)的PLL輸入。由于專用時鐘輸入管腳和PLL的固定位置，并不是每個時鐘管腳都可驅(qū)動器件所有的區(qū)域和PLL資源。因此時鐘管腳分配時必須考慮該管腳可用的內(nèi)部時鐘域和PLL資源。 用戶I/O。I/O管腳被設(shè)計成支持寬范圍的工業(yè)I/O標準，允許靈活地滿足不同技術(shù)需求。I/O管腳分配在器件的成為I/O BANK的區(qū)域?；谄骷?，這些I/O管腳可以提供附加的特性，如片上終端電阻、可編程驅(qū)動電流、可編程沿速率和為改善信號完整性的可編程延遲，不需要外部器件控制。然而，由于在一個I/O BANK內(nèi)只能提供一個I/O電壓和參考電壓，使用不同VCCIO貨參考電VREF的混合I/O標準在同一個BANK內(nèi)是不允許的。因此，要仔細進行管腳規(guī)劃，以盡可能提高BANK管腳的利用率。使用一下選項檢查I/O管腳分配。
- 為每一個I/O選擇一個穩(wěn)定的信號類型和I/O標準確保目標I/O BANK中支持恰當?shù)腎/O標準同一個BANK內(nèi)的I/O管腳分享同一個VCCIO電壓驗證每個I/O BANK內(nèi)所有的輸出信號電平滿足VCCIO電壓驗證每個I/O BANK內(nèi)所有的參考電壓使用I/O BANK參考電壓VREF檢查I/O支持的LVDS特性為存儲器接口使用專用的DQ/DQS管腳和DQ信號組QuartusII軟件中驗證過的管腳分配
2.4 高速收發(fā)器
高速收發(fā)器管腳實現(xiàn)如PCIe、SATA、10G以太網(wǎng)、XAUI等等。成功的串行接口設(shè)計的前提是，很好的理解高速設(shè)計技術(shù)以最小I/O抖動和最大收發(fā)器張開的眼圖。
2.5 電源供電
電源管腳為數(shù)字和模擬模塊提供電源，如邏輯核資源、I/O、PLL及收發(fā)器。模擬PLL和收發(fā)器的電源軌對噪聲是非常敏感的，因此要仔細設(shè)計隔離和去耦，以最小化噪聲對性能的影響。電源軌的隔離可以在PCB層疊和板級布線時定義。
2.6 PCB層疊設(shè)計
PCB層疊設(shè)計與原理圖輸入是同時進行的，PCB層疊設(shè)計要與PCB制造商緊密溝通。大部分PCB制造商免費提供詳細的層疊設(shè)計，以滿足工程要求。一個典型的PCB層疊通常包含PCB使用的材料、層數(shù)、層的順序、阻抗控制要求、PCB填充以及成品厚度等。早期的PCB層疊完成對于執(zhí)行布線前仿真以及對PCB布線師制定布線規(guī)則是非常有用的。
2.7 電源設(shè)計和去耦
FPGA設(shè)計一個挑戰(zhàn)的部分是實現(xiàn)電源分配和去耦網(wǎng)絡(luò)。利用Intel的早期功耗估計器可以進行功耗估計，或參考舊設(shè)計進行資源功耗估算。利用電源分配網(wǎng)絡(luò)工具可以決定去耦需求。
2.8 散熱管理
除了利用EPE估計功耗外，還可以估算結(jié)溫。利用EPE工具，你可以確定散熱方案，以使FPGA工作在安全的操作范圍內(nèi)。
2.9 布線前仿真
為了驗證關(guān)鍵信號的布線的信號完整性，Altera提供了完整的IBIS和HSPICE I/O緩沖模型，允許系統(tǒng)設(shè)計者進行信號完整性仿真。這對決定關(guān)鍵網(wǎng)絡(luò)端接要求、串擾影響、長度約束和其布線規(guī)則是非常有用過的。
2.10 布線設(shè)計
布線設(shè)計是將原理圖設(shè)計轉(zhuǎn)換成板級物理表征。一個普通的原則是提供布線者一個詳細的文檔，該文檔說明了板級布線所有的物理要求。通常包含詳細的電路板尺寸、層疊信息和順序、滿足信號完整性的所有的設(shè)計規(guī)則和其他規(guī)則滿足電路板制造商的要求。當布線者理解這些布線要求后，就可以開始進行布線設(shè)計。
2.11 布線后仿真
當關(guān)鍵的布線完成后，Altera推薦進行布線后仿真。當布線后仿真確認關(guān)鍵信號完成性完好時，布線者可以最終完成全部布線工作，以及后續(xù)工作。
