Xilinx PCIe高速接口入門實戰(zhàn)（二）

引言：本文詳細介紹7 Series Intergrated Block for PCI ExpressPCIe硬核IP接口功能描述及PCIe配置空間相關(guān)內(nèi)容。1. 概述

圖1：7 Series Intergrated Block for PCI Express核框圖

圖1顯示了PCIe硬核的頂層接口：

①系統(tǒng)（SYS）接口；

②PCI Express（PCI_EXP）接口；

③配置（CFG）接口；

④事務(wù)層接口（AXI4流）；

⑤物理層控制和狀態(tài)（PL）接口；

2. PCIe硬核接口2.1 系統(tǒng)（SYS）接口信號

系統(tǒng)（SYS）接口由系統(tǒng)復(fù)位信號（sys_rst_n）和系統(tǒng)時鐘信（sys_clk）組成，如表1所示。sys_rst_n的斷言會導(dǎo)致整個內(nèi)核的硬重置。系統(tǒng)復(fù)位信號為3.3V信號，系統(tǒng)輸入時鐘必須為100 MHz、125 MHz或250 MHz。

表1：系統(tǒng)接口描述

2.2 PCIe（PCI_EXP）接口信號

PCIe接口由多通道差分發(fā)送和接收對組成。一個PCIe通道（lane）由一對發(fā)送差分信號（pci_exp_txp，pci_exp_txn）和一對接收差分信號組成。1-lane core僅支持Lane0，2-lane core僅支持Lane0~1，4-lane core僅支持Lane0~3，8-lane core僅支持Lane0~7。PCI_EXP接口的發(fā)送和接收信號如表2所示。

表2：PCI_EXP接口的發(fā)送和接收信號描述