芯耀
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? 一、什么是芯片后端設計？
芯片后端設計，又稱物理設計，是從邏輯設計（即前端）得到的門級網表出發(fā)，逐步實現(xiàn)成可以制造的芯片版圖（layout）。其本質任務是將電路“落地”：將功能邏輯準確、安全地“布”在硅片上，同時滿足時序、電源、面積、功耗等各種物理約束。
通俗類比：前端設計像是在“寫劇本和搭建人物關系”，而后端設計是“導演把劇本拍成電影”，不僅要真實再現(xiàn)劇情，還要考慮拍攝場地、演員調度、燈光布置等現(xiàn)實約束。
? 二、后端設計完整流程及主要工具
1. DFT（Design for Test）可測性設計
目的：在芯片設計階段就預留測試結構，便于未來芯片量產測試，提高良率。
關鍵任務：
插入掃描鏈（Scan Chain）用于控制/觀察寄存器狀態(tài)。
添加內存測試電路（MBIST）。
布局測試引腳（JTAG、BSCAN）。
常用工具：
Synopsys：
DFT Compiler（掃描鏈插入）
TetraMAX（ATPG 模式生成）
Mentor Tessent：
MBISTArchitect（內存測試結構）
TestKompress（測試向量壓縮）
Cadence Modus（集成DFT、BIST及ATPG）
類比：DFT 就像在汽車制造前安裝了“自檢系統(tǒng)”，方便日后維修保養(yǎng)。
2. Floorplanning（布局規(guī)劃）
目的：確定芯片中各個模塊（IP、RAM、IO等）的大致位置。
關鍵任務：
定義芯片邊界與IO排列。
確定核心區(qū)域（Core）、宏單元（Macro）、通道等區(qū)域。
設定電源規(guī)劃（Power Planning）。
常用工具：
Cadence Innovus（原Encounter）
Synopsys IC Compiler II
Mentor Olympus-SoC
類比：Floorplan 就像城市規(guī)劃，把住宅、學校、醫(yī)院、馬路在地圖上合理安排。
3. Placement（標準單元放置）
目的：將成千上萬的標準單元（邏輯門、觸發(fā)器等）根據(jù)網表合理地放置在芯片核心區(qū)。
關鍵任務：
單元優(yōu)化放置，減少連線長度。
預優(yōu)化擁塞與功耗。
留出空白區(qū)域用于時鐘樹和布線。
常用工具：
Cadence Innovus
Synopsys IC Compiler II
Siemens Aprisa（Mentor）
類比：像在城市中安排建筑的實際位置，既要考慮空間，又要兼顧交通和資源供給。
4. CTS（Clock Tree Synthesis）時鐘樹綜合
目的：構建一個對稱、均衡、低偏差的時鐘分布網絡，確保各寄存器同步觸發(fā)。
關鍵任務：
最小化時鐘偏斜（Skew）。
控制插入延遲（Insertion Delay）。
支持多域時鐘、多源同步等復雜時鐘設計。
常用工具：
Cadence Innovus（CT-Gen引擎）
Synopsys IC Compiler II（Clock Tree Compiler）
Siemens Olympus-CTS
類比：CTS 像給整個城市布設水管主干網，必須讓水壓分布均衡，不能讓某些區(qū)域水太慢或太快。
5.
Routing
（布線）
目的：為電路中所有邏輯連接建立實際的金屬走線，實現(xiàn)從網表到版圖的轉換。
關鍵任務：
精確走線（遵守線寬、間距、金屬層等設計規(guī)則）。
優(yōu)化擁塞、交叉干擾（crosstalk）。
支持多層布線，合理使用 vias。
常用工具：
Cadence Innovus
Synopsys IC Compiler II
Siemens Aprisa / Mentor Nitro-SoC
類比：像在城市中鋪設道路、電纜，把所有建筑都用通信和電力線路連起來。
6. 寄生參數(shù)提?。≒arasitic Extraction）
目的：提取走線、電容、電阻等寄生效應，為后續(xù)的精確時序仿真與信號完整性分析提供數(shù)據(jù)。
關鍵任務：
RC 網絡建模（R：電阻，C：電容）。
考慮電源噪聲、耦合效應。
提供后仿真所需的 SDF/ SPEF 文件。
常用工具：
Synopsys StarRC
Cadence Quantus
Mentor Calibre xRC
類比：這是把布好的電線、電纜進行電性能測量，看看實際電壓、電流是否可靠。
7. 時序簽核（Sign-off STA）
目的：結合寄生參數(shù)，對整個芯片進行靜態(tài)時序分析，確認無時序違例。
關鍵任務：
檢查 Setup / Hold 違例。
多模式多角度（MMMC）簽核。
支持動態(tài)電壓頻率調整（DVFS）場景。
常用工具：
Synopsys PrimeTime
Cadence Tempus
Siemens Aegis STA
8. 物理驗證（DRC/LVS）
目的：確保布局滿足制造工藝要求，且邏輯電路與實際布線電路一致。
關鍵任務：
DRC（設計規(guī)則檢查）：檢查線寬、線距、過孔等是否滿足工藝規(guī)范。
LVS（電路對比驗證）：版圖與門級網表功能是否一致。
支持圖形可視化調試。
常用工具：
Mentor Calibre（工業(yè)標準）
Synopsys Hercules
Cadence Pegasus / Assura / Dracula
類比：DRC/LVS 就像蓋房驗收——檢查電線、電路是否符合國家標準并與圖紙一致。
9. 后仿真（Post-layout Simulation）
目的：驗證布線和寄生效應是否影響功能時序，確保“真實電路”仍然工作正常。
關鍵任務：
使用SDF文件添加真實延遲。
運行Verilog/VHDL仿真。
檢查波形是否仍然符合預期。
仿真工具：與前仿真相同
Modelsim（Mentor）
VCS（Synopsys）
NC-Verilog（Cadence）
10. GDSII 生成與流片交付
目的：將最終版圖輸出為 GDSII 格式，交由晶圓廠（Foundry）制造。
關鍵任務：
封裝 GDS 文件（包含所有層次與圖層）。
提供工藝參數(shù)文件（.lef/.lib/.tf）。
與Foundry溝通流片批次與光罩制作。
? 三、后端工具總結表
| 流程階段 | 工具廠商與代表軟件 |
|---|---|
| DFT設計 | Synopsys (DFT Compiler, TetraMAX) ?Mentor Tessent ?Cadence Modus |
| 布局規(guī)劃 | Cadence Innovus ?Synopsys ICC II |
| 單元放置 | 同上 |
| 時鐘樹綜合 | Synopsys Clock Tree Compiler ?Cadence CT-Gen |
| 布線 | Synopsys ICC II ?Cadence Innovus |
| 寄生提取 | StarRC（Synopsys） Calibre xRC（Mentor） |
| STA時序分析 | PrimeTime（Synopsys） Tempus（Cadence） |
| DRC/LVS驗證 | Calibre（Mentor） Pegasus（Cadence） |
| 后仿真 | VCS / Modelsim / NC-Verilog |
| 最終版圖輸出 | GDSII（所有物理設計工具都可生成） |
? 四、總結
芯片后端設計是從“邏輯”到“物理”的關鍵橋梁，需要多種工具協(xié)同工作完成布局、布線、時鐘布網、驗證等關鍵步驟，最終交付可以交由工廠制造的高質量芯片版圖文件。每一個階段的工具都精細分工，協(xié)同運作，構建起整個物理實現(xiàn)的工程體系。
