8位BCD加法器DE1-SOC開發(fā)板verilog

名稱：8位BCD加法器DE1-SOC開發(fā)板verilog（代碼在文末下載）

軟件：Quartus II

語言：Verilog

代碼功能：

課程設(shè)計題目 設(shè)計一個一位BCD加法器。使用8個撥動開關(guān),分成兩個4位組,分別表示兩個 BCD輸入數(shù)據(jù);

相加結(jié)果的BCD數(shù)據(jù)用一位七段數(shù)碼管顯示:使用一個LED燈表示 相加結(jié)果的進位情況,LED燈亮,表示進位為1,LED燈滅,進位為0

1)課程設(shè)計報告完成情況2)程序代碼的實現(xiàn)3)仿真結(jié)果 3)開發(fā)板演示結(jié)果4)如何改進

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在DE1-SOC開發(fā)板驗證，其他開發(fā)板可修改管腳適配，板子如下：

部分代碼展示:

設(shè)計文檔：

工程文件

程序編譯

管腳分配

點擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=253