Quartus流水燈的設(shè)計(jì)verilog代碼青創(chuàng)QC-FPGA開(kāi)發(fā)板

名稱(chēng)：Quartus流水燈的設(shè)計(jì)verilog代碼青創(chuàng)QC-FPGA開(kāi)發(fā)板

軟件：Quartus

語(yǔ)言：Verilog

代碼功能：流水燈的設(shè)計(jì) 設(shè)計(jì)一個(gè)流水燈,用4個(gè)LED進(jìn)行花式顯示,有4種顯示模式:①?gòu)淖蟮接覀€(gè)點(diǎn)亮LED②從 右到左通個(gè)點(diǎn)亮LED;③從兩邊到中間通個(gè)點(diǎn)亮LED;④一亮一滅的閃爍。可對(duì)顯示暫停、復(fù) 位,并用數(shù)碼管顯示1~4對(duì)應(yīng)的模式;顯示的頻率分為快、慢兩種。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在青創(chuàng)QC-FPGA開(kāi)發(fā)板驗(yàn)證，青創(chuàng)QC-FPGA開(kāi)發(fā)板如下，其他開(kāi)發(fā)板可以修改管腳適配：

演示視頻：

設(shè)計(jì)文檔：

工程文件

程序文件

程序編譯

RTL圖

管腳分配

部分代碼展示:

//流水燈控制
module?liushui(
input?clk,//48MHz
input?rst_n,//復(fù)位
input?stop_n,//暫停
input?change_n,//切換模塊
input?speed,//顯示頻率切換
output?[2:0]?led,//3led?高亮
output?[3:0]?weixuan,//位選,高電平亮
output?[7:0]?duanxian//段選,高電平亮
);
wire?clk_div;//100Hz
wire?[3:0]?mode_num;//模式1~4
//分頻模塊,48M分頻到100Hz
div?i_div(
.?clk(clk),//48MHz
.?clk_div(clk_div)//100Hz
);
//流水燈控制模塊
water_lamp?i_water_lamp(
.?clk_div(clk_div),//100Hz
.?rst_n(rst_n),//復(fù)位
.?stop_n(stop_n),//暫停
.?change_n(change_n),//切換模塊
.?speed(speed),//顯示頻率切換
.?mode_num(mode_num),//模式1~4
.?led(led)//3led?高亮
);
//數(shù)碼管顯示模塊
display?i_display
(
.?clk(clk),//48MHz
.?mode_num(mode_num),//模式1~4
.?weixuan(weixuan),//位選,高電平亮
.?duanxian(duanxian)//段選,高電平亮
);
endmodule

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